FPGA中的流水线设计思想

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什么是流水线设计

将操作执行工作量分成若干个时间上均衡的操作段,从流水线的起点并行输入并执行,而不需要等待上一级的计算完成。这样可以大大提高运行效率。

举例说明

下面用8位全加器作为实例,分别列举了非流水线方法、2级流水线方法和4级流水线方法。
(1)非流水线实现方式

module adder_8bits(A, clk, cin, C, B, cout);
	input [7:0] A;
input clk;
	input cin;
	output [7:0] sum;
	input [7:0] B;
	output cout;
 	reg [7:0] sum;
 	reg       cout;
 
 	always @(posedge clk) begin
		{cout,sum} <= A + B + cin;
 	end

endmodule

Snipaste_20200428_113106.png
(2)2级流水线实现方式:

module adder_4bits_2steps(cin_a, cin_b, cin, clk, cout, sum);
    input [7:0] A;
    input [7:0] B;
    input cin;
    input clk;
    output cout;
    output [7:0] sum;
	 
	 reg cout;
	 reg cout_temp;
	 reg [7:0] sum;
	 reg [3:0] sum_L;
         reg [3:0] sum_H;
	 
	 always @(posedge clk) begin
		{cout_temp,sum_L} = {1'b0,A[3:0]} + {1'b0,B[3:0]} + cin;
	 end
	 
	 always @(posedge clk) begin
		{cout,sum_H} = {1'b0,A[7:4]} + {1'b0,B[7:4]} + cout_temp;
		sum={sum_H,sum_L}; 
	end
	always @(posedge clk) begin
		sum={sum_H,sum_L}; 
	end

endmodule

Snipaste_20200428_111817.png
注意:这里在always块内只能用阻塞赋值方式,否则会出现逻辑上的错误!
可以看到,低位计算路径和高位计算路径都只有四位了,并且计算时间上大体同步,所以在高速计算时会比非流水线计算速度快一倍。

(3)4级流水线实现方式:

module adder_8bits_4steps(A, B, cin, clk, cout, sum);
    input [7:0] A;
    input [7:0] B;
    input cin;
    input clk;
    output cout;
    output [7:0] sum;
	 reg cout;
	 reg cout_t1, cout_t2, cout_t3;
	 reg [7:0] sum;
	 reg [1:0] sum_LL;
	 reg [1:0] sum_LH;
	 reg [1:0] sum_HL;
	 reg [1:0] sum_HH;
	 always @(posedge clk) begin
		{cout_t1, sum_LL} = {1'b0, A[1:0]} + {1'b0, B[1:0]} + cin;
	 end 
	 always @(posedge clk) begin
		{cout_t2, sum_LH} = {1'b0, cin_a[3:2]} + {1'b0, cin_b[3:2]} + cout_t1;
	 end
	 always @(posedge clk) begin
		{cout_t3, sum_HL} = {1'b0, cin_a[5:4]} + {1'b0, cin_b[5:4]} +cout_t2;
	 end
	 always @(posedge clk) begin
		{cout, sum_HH} = {1'b0, cin_a[7:6]} + {1'b0, cin_b[7:6]} + cout_t3;
	 end
	always @(posedge clk) begin
		sum={sum_LL,sum_LH,sum_HL,sum_HH};
	end
endmodule

Snipaste_20200428_120034.png
可以看出,四级流水线又比两级流水线速度快出了一倍。

总结

利用流水线的设计方法,可大大提高系统的工作速度。这种方法可广泛运用于各种设计,特别是大型的、对速度要求较高的系统设计。虽然采用流水线会增大资源的使用,但是它可降低寄存器间的传播延时,保证系统维持高的系统时钟速度。在实际应用中,考虑到资源的使用和速度的要求,可以根据实际情况来选择流水线的级数以满足设计需要。
这是一种典型的以面积换速度的设计方法。这里的“面积”主要是指设计所占用的FPGA逻辑资源数目,即利用所消耗的触发器(FF)和查找表(LUT)来衡量。“速度”是指在芯片上稳定运行时所能达到的最高频率。面积和速度这两个指标始终贯穿着FPGA的设计,是设计质量评价的最终标准。